Detecteur de phase

Phasendetektor

Phase detector

Abstract

L'invention concerne des systèmes et procédés améliorés de détection de phase. Dans un aspect de cette invention, un détecteur de phase (12) comprend un verrou (30, 32) possédant un étage d'entrée (50) et un étage de sortie (52). L'étage d'entrée (50) est couplé à l'étage de sortie (52) à travers un noeud de stockage dynamique (54) et comprend un circuit de décharge (58). Ce circuit de décharge (58) possède une première entrée (60) et une seconde entrée (64) et définit un chemin de décharge pour décharger le noeud de stockage dynamique (54), qui est sensiblement symétrique par rapport aux première et seconde entrées (60, 64). Dans un autre aspect de cette invention, le noeud de stockage dynamique (54) est déchargé avec un temps de décharge spécifique en réponse à une transition de la première entrée (60) d'un bas niveau logique à un niveau logique élevé lorsque la seconde entrée (64) est à un niveau logique élevé. Ce noeud de stockage dynamique (54) est également déchargé avec sensiblement le même temps de décharge spécifique en réponse à une transition de la seconde entrée (64) d'un bas niveau logique à un niveau logique élevé lorsque la première entrée (60) est à un niveau logique élevé.
Improved systems and methods of phase detecting are described. In one aspect, a phase detector (12) includes a latch (30, 32) having an input stage (50) and an output stage (52). The input stage (50) couples to the output stage (52) through a dynamic storage node (54) and includes a discharge circuit (58). The discharge circuit (58) has a first input (60) and a second input (64) and defines a discharge path for discharging the dynamic storage node (54) that is substantially symmetric with respect to the first and second input (60, 64). In another aspect, the dynamic storage node (54) is discharged with a characteristic discharge time in response to a transition of the first input (60) from a low logic level to a high logic level when the second input (64) is at a high logic level. The dynamic storage node (54) also is discharge with substantially the same characteristic discharge time in response to a transition of the second input (64) from a low logic level to a high logic level when the first input (60) is at a high logic level.

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